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【内容】
本书根据《计算机学科教学计划》编写。全书共9章，主要内容包括数字逻辑基础、逻辑代数基础、集成门电路、组合逻辑电路、触发器、同步时序逻辑电路、异步时序逻辑电路、硬件描述语言VerilogHDL、以及脉冲波形的产生与整形共9个方面。本书不仅介绍了数字逻辑的分析设计方法，还介绍了一些典型的数字电路的设计和应用方法，以及数字电路与逻辑设计的一些近期新内容。本书可作为高等院校计算机、信息、电子工程、自动控制及通信等专业的教材，也可作为成人教育相关课程的教材，并可作为相关专业科技人员的参考书。
【目录】
前言
第1章数字逻辑基础
1.1概述
1.1.1数字逻辑研究的对象及方法
1.1.2数字电路的发展
1.1.3数字电路的分类
1.2数制及其转换
1.2.1进位计数制
1.2.2数制转换
1.3带符号数的代码表示
1.3.1原码及其运算
1.3.2反码及其运算
1.3.3补码及其运算
1.3.4符号位扩展
1.4数的定点与浮点表示
1.5数码和字符的编码
1.5.1BCD编码
1.5.2可靠性编码
1.5.3字符编码
1.6本章小结
1.7习题
第2章逻辑代数基础
2.1逻辑代数的基本概念
2.1.1逻辑代数的定义
2.1.2逻辑代数的基本运算
2.1.3逻辑代数的复合运算
2.1.4逻辑函数的表示法和逻辑函数的关系
2.2逻辑代数的基本定律、规则和常用公式
2.2.1基本定律
2.2.2重要规则
2.3逻辑函数表达式的形式与变换
2.3.1逻辑函数表达式的基本形式
2.3.2逻辑函数表达式的标准形式
2.3.3逻辑函数表达式的转换
2.4逻辑函数的化简
2.4.1代数化简法
2.4.2卡诺图化简法
2.4.3包含无关项的逻辑函数的化简
2.4.4多输出逻辑函数的化简
2.5本章小结
2.6习题
第3章集成门电路
3.1概述
3.2正逻辑和负逻辑
3.3分立元件门电路
3.3.1与门
3.3.2或门
3.3.3非门
3.4TTL逻辑门电路
3.4.1TTL与非门
3.4.2TTL逻辑门的外特性
3.4.3集电极开路输出门（OC门）
3.4.4三态输出门（TS门）
3.5CMOS集成逻辑门电路
3.5.1CMOS反相器（非门）
3.5.2CMOS与非门
3.5.3CMOS或非门
3.5.4CMOS三态门
3.5.5CMOS漏极开路输出门（OD门）
3.5.6CMOS传输门
3.6TTL和CMOS之间的接口电路
3.6.1用TTL门驱动CMOS门
3.6.2用CMOS门驱动TTL门
3.7本章小结
3.8习题
第4章组合逻辑电路
4.1概述
4.2组合逻辑电路的分析
4.2.1组合电路的分析步骤
4.2.2组合电路的分析举例
4.3组合逻辑电路的设计
4.3.1组合电路的设计步骤
4.3.2组合电路的设计举例
4.4经典逻辑运算电路
4.4.1半加器
4.4.2全加器
4.4.3全减器
4.5代码转化电路
4.5.1代码转化电路原理分析
4.5.2代码转化电路的应用
4.6数值比较电路
4.6.11位数值比较器
4.6.24位数值比较器
4.6.3集成比较器的应用
4.7编码器和译码器
4.7.1编码器电路原理分析
4.7.2编码器的应用
4.7.3译码器电路原理分析
4.7.4译码器的应用
4.8数据选择器和数据分配器
4.8.1数据选择器原理分析
4.8.2数据选择器的应用
4.8.3数据分配器原理分析
4.8.4数据分配器的应用
4.9竞争和冒险
4.9.1竞争和冒险现象
4.9.2险象的判定
4.9.3险象的消除和减弱
4.10组合逻辑电路设计的优化问题
4.11本章小结
4.12习题
第5章触发器
5.1概述
5.1.1触发器的电路结构和特点
5.1.2触发器的逻辑功能和分类
5.2RS触发器
5.2.1用与非门构成的基本RS触发器
5.2.2用或非门构成的基本RS触发器
5.2.3钟控触发器（锁存器）
5.2.4钟控RS触发器
5.2.5主从RS触发器
5.3D触发器
5.3.1钟控（电平型）D触发器
5.3.2边沿（维持—阻塞）D触发器
5.3.3集成D触发器
5.4JK触发器
5.4.1主从JK触发器
5.4.2边沿JK触发器
5.4.3集成JK触发器
5.5其他功能的触发器
5.5.1T触发器
5.5.2T′触发器（翻转触发器）
5.6集成触发器的参数
5.6.1触发器的静态参数
5.6.2触发器的动态参数
5.7各类触发器的相互转换
5.7.1JK触发器转换为D、T、T′和RS触发器
5.7.2D触发器转换为JK、T、T′和RS触发器
5.8触发器的应用
5.8.1消颤开关
5.8.2分频和双相时钟的产生
5.8.3异步脉冲同步化
5.9本章小结
5.10习题
第6章同步时序逻辑电路
6.1概述
6.2时序逻辑电路的结构和类型
6.2.1时序逻辑电路的结构和特点
6.2.2时序逻辑电路的分类
6.3同步时序逻辑电路的分析
6.3.1时序逻辑电路的表示方法
6.3.2分析方法和步骤
6.3.3分析举例
6.4同步时序逻辑电路的设计
6.4.1设计方法和步骤
6.4.2状态图和状态表
6.4.3状态化简方法
6.4.4状态分配及编码
6.4.5同步时序电路设计举例
6.5典型同步时序逻辑电路的设计
6.5.1计数器
6.5.2十进制计数器
6.5.3寄存器
6.5.4移位寄存器型计数器
6.6典型同步时序逻辑电路的应用
6.6.1集成计数器及其应用
6.6.2集成寄存器及其应用
6.7本章小结
6.8习题
第7章异步时序逻辑电路
7.1异步时序逻辑电路的分类及特点
7.2脉冲异步时序逻辑电路
7.2.1脉冲异步时序逻辑电路的分析
7.2.2脉冲异步时序逻辑电路的设计
7.3电平异步时序逻辑电路
7.3.1电平异步时序逻辑电路的分析
7.3.2电平异步时序逻辑电路中的竞争与险象
7.3.3电平异步时序逻辑电路的设计
7.4异步计数器的原理与应用
7.5本章小结
7.6习题
第8章硬件描述语言Verilog HDL
8.1Verilog HDL语言概述
8.2Verilog HDL基本语法
8.2.1标识符
8.2.2数值和常数
8.2.3数据类型
8.2.4Verilog HDL的基本结构
8.3Verilog HDL的操作符
8.3.1算术操作符
8.3.2关系操作符
8.3.3等价操作符
8.3.4位操作符
8.3.5逻辑操作符
8.3.6缩减操作符
8.3.7移位操作符
8.3.8条件操作符
8.3.9拼接和复制操作符
8.4基本逻辑门电路的Verilog HDL
8.4.1与门的Verilog HDL描述
8.4.2或门的Verilog HDL描述
8.4.3非门的Verilog HDL描述
8.4.5或非门的Verilog HDL描述
8.4.6缓冲器电路的Verilog HDL描述
8.4.7与或非门的Verilog HDL描述
8.5Verilog HDL的描述方式
8.5.1门级描述
8.5.2数据流级描述
8.5.3行为级描述
8.6组合逻辑电路的Verilog HDL实现
8.6.1数值比较器
8.6.2编码器
8.6.3译码器
8.7触发器的Verilog HDL实现
8.7.1维持—阻塞D触发器
8.7.2集成D触发器
8.7.3边沿型JK触发器
8.7.4集成JK触发器
8.8时序逻辑电路的Verilog HDL实现
8.8.1简单时序逻辑电路
8.8.2复杂时序逻辑电路
8.9较复杂的电路设计实践
8.10本章小结
8.11习题
……
第9章脉冲波形的产生与整形
参考文献
第1章数字逻辑基础
1.1概述
1.1.1数字逻辑研究的对象及方法
1.1.2数字电路的发展
1.1.3数字电路的分类
1.2数制及其转换
1.2.1进位计数制
1.2.2数制转换
1.3带符号数的代码表示
1.3.1原码及其运算
1.3.2反码及其运算
1.3.3补码及其运算
1.3.4符号位扩展
1.4数的定点与浮点表示
1.5数码和字符的编码
1.5.1BCD编码
1.5.2可靠性编码
1.5.3字符编码
1.6本章小结
1.7习题
第2章逻辑代数基础
2.1逻辑代数的基本概念
2.1.1逻辑代数的定义
2.1.2逻辑代数的基本运算
2.1.3逻辑代数的复合运算
2.1.4逻辑函数的表示法和逻辑函数的关系
2.2逻辑代数的基本定律、规则和常用公式
2.2.1基本定律
2.2.2重要规则
2.3逻辑函数表达式的形式与变换
2.3.1逻辑函数表达式的基本形式
2.3.2逻辑函数表达式的标准形式
2.3.3逻辑函数表达式的转换
2.4逻辑函数的化简
2.4.1代数化简法
2.4.2卡诺图化简法
2.4.3包含无关项的逻辑函数的化简
2.4.4多输出逻辑函数的化简
2.5本章小结
2.6习题
第3章集成门电路
3.1概述
3.2正逻辑和负逻辑
3.3分立元件门电路
3.3.1与门
3.3.2或门
3.3.3非门
3.4TTL逻辑门电路
3.4.1TTL与非门
3.4.2TTL逻辑门的外特性
3.4.3集电极开路输出门（OC门）
3.4.4三态输出门（TS门）
3.5CMOS集成逻辑门电路
3.5.1CMOS反相器（非门）
3.5.2CMOS与非门
3.5.3CMOS或非门
3.5.4CMOS三态门
3.5.5CMOS漏极开路输出门（OD门）
3.5.6CMOS传输门
3.6TTL和CMOS之间的接口电路
3.6.1用TTL门驱动CMOS门
3.6.2用CMOS门驱动TTL门
3.7本章小结
3.8习题
第4章组合逻辑电路
4.1概述
4.2组合逻辑电路的分析
4.2.1组合电路的分析步骤
4.2.2组合电路的分析举例
4.3组合逻辑电路的设计
4.3.1组合电路的设计步骤
4.3.2组合电路的设计举例
4.4经典逻辑运算电路
4.4.1半加器
4.4.2全加器
4.4.3全减器
4.5代码转化电路
4.5.1代码转化电路原理分析
4.5.2代码转化电路的应用
4.6数值比较电路
4.6.11位数值比较器
4.6.24位数值比较器
4.6.3集成比较器的应用
4.7编码器和译码器
4.7.1编码器电路原理分析
4.7.2编码器的应用
4.7.3译码器电路原理分析
4.7.4译码器的应用
4.8数据选择器和数据分配器
4.8.1数据选择器原理分析
4.8.2数据选择器的应用
4.8.3数据分配器原理分析
4.8.4数据分配器的应用
4.9竞争和冒险
4.9.1竞争和冒险现象
4.9.2险象的判定
4.9.3险象的消除和减弱
4.10组合逻辑电路设计的优化问题
4.11本章小结
4.12习题
第5章触发器
5.1概述
5.1.1触发器的电路结构和特点
5.1.2触发器的逻辑功能和分类
5.2RS触发器
5.2.1用与非门构成的基本RS触发器
5.2.2用或非门构成的基本RS触发器
5.2.3钟控触发器（锁存器）
5.2.4钟控RS触发器
5.2.5主从RS触发器
5.3D触发器
5.3.1钟控（电平型）D触发器
5.3.2边沿（维持—阻塞）D触发器
5.3.3集成D触发器
5.4JK触发器
5.4.1主从JK触发器
5.4.2边沿JK触发器
5.4.3集成JK触发器
5.5其他功能的触发器
5.5.1T触发器
5.5.2T′触发器（翻转触发器）
5.6集成触发器的参数
5.6.1触发器的静态参数
5.6.2触发器的动态参数
5.7各类触发器的相互转换
5.7.1JK触发器转换为D、T、T′和RS触发器
5.7.2D触发器转换为JK、T、T′和RS触发器
5.8触发器的应用
5.8.1消颤开关
5.8.2分频和双相时钟的产生
5.8.3异步脉冲同步化
5.9本章小结
5.10习题
第6章同步时序逻辑电路
6.1概述
6.2时序逻辑电路的结构和类型
6.2.1时序逻辑电路的结构和特点
6.2.2时序逻辑电路的分类
6.3同步时序逻辑电路的分析
6.3.1时序逻辑电路的表示方法
6.3.2分析方法和步骤
6.3.3分析举例
6.4同步时序逻辑电路的设计
6.4.1设计方法和步骤
6.4.2状态图和状态表
6.4.3状态化简方法
6.4.4状态分配及编码
6.4.5同步时序电路设计举例
6.5典型同步时序逻辑电路的设计
6.5.1计数器
6.5.2十进制计数器
6.5.3寄存器
6.5.4移位寄存器型计数器
6.6典型同步时序逻辑电路的应用
6.6.1集成计数器及其应用
6.6.2集成寄存器及其应用
6.7本章小结
6.8习题
第7章异步时序逻辑电路
7.1异步时序逻辑电路的分类及特点
7.2脉冲异步时序逻辑电路
7.2.1脉冲异步时序逻辑电路的分析
7.2.2脉冲异步时序逻辑电路的设计
7.3电平异步时序逻辑电路
7.3.1电平异步时序逻辑电路的分析
7.3.2电平异步时序逻辑电路中的竞争与险象
7.3.3电平异步时序逻辑电路的设计
7.4异步计数器的原理与应用
7.5本章小结
7.6习题
第8章硬件描述语言Verilog HDL
8.1Verilog HDL语言概述
8.2Verilog HDL基本语法
8.2.1标识符
8.2.2数值和常数
8.2.3数据类型
8.2.4Verilog HDL的基本结构
8.3Verilog HDL的操作符
8.3.1算术操作符
8.3.2关系操作符
8.3.3等价操作符
8.3.4位操作符
8.3.5逻辑操作符
8.3.6缩减操作符
8.3.7移位操作符
8.3.8条件操作符
8.3.9拼接和复制操作符
8.4基本逻辑门电路的Verilog HDL
8.4.1与门的Verilog HDL描述
8.4.2或门的Verilog HDL描述
8.4.3非门的Verilog HDL描述
8.4.5或非门的Verilog HDL描述
8.4.6缓冲器电路的Verilog HDL描述
8.4.7与或非门的Verilog HDL描述
8.5Verilog HDL的描述方式
8.5.1门级描述
8.5.2数据流级描述
8.5.3行为级描述
8.6组合逻辑电路的Verilog HDL实现
8.6.1数值比较器
8.6.2编码器
8.6.3译码器
8.7触发器的Verilog HDL实现
8.7.1维持—阻塞D触发器
8.7.2集成D触发器
8.7.3边沿型JK触发器
8.7.4集成JK触发器
8.8时序逻辑电路的Verilog HDL实现
8.8.1简单时序逻辑电路
8.8.2复杂时序逻辑电路
8.9较复杂的电路设计实践
8.10本章小结
8.11习题
……
第9章脉冲波形的产生与整形
参考文献
