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【作者】
约翰？F.韦克利（John F. Wakerly）于斯坦福大学获得电子工程博士学位。他目前是思科系统公司广域网业务部主管工程项目的副总裁，还是斯坦福大学的兼职教授。他在数字设计、微型计算机体系结构、计算机可靠性等方面出版了50多部著作，并在电信与网络领域拥有13项专利。
【内容】
本书为读者提供了高级（HDL）、低级（电子电路）以及完整的“各种中间级”（门电路、触发器和一些较高级的数字设计构件）层次的基础知识，介绍了与组合电路、时序电路等相关的各方面内容（涉及数制编码、Verilog模块、状态机、FPGA、ROM、RAM以及CMOS逻辑系列等），并提供了大量的设计实例以及具有指导意义的习题。本书可作为电气工程、计算机工程或计算机科学专业数字逻辑设计课程的入门与进阶教材。
【目录】
目 录Digital Design: Principles and Practices, Fifth Edition出版者的话译者序前言第1章 引言11.1 关于数字设计11.2 模拟与数字21.3 模拟信号51.4 数字逻辑信号51.5 逻辑电路与门电路61.6 数字设计的软件技术91.7 集成电路111.8 逻辑族和CMOS131.9 CMOS逻辑电路131.10 可编程器件171.11 专用集成电路191.12 印制电路板191.13 数字设计层次201.14 成本最小化221.15 继续学习23训练题23第2章 数制和编码242.1 按位计数制242.2 二进制、八进制和十六进制252.3 二–十进制转换272.4 二进制数的加法和减法292.5 负数的表示312.5.1 原码表示法312.5.2 补码数制312.5.3 二进制补码表示法32*2.5.4 二进制反码表示法33*2.5.5 余码表示法332.6 二进制补码的加法和减法332.6.1 加法规则332.6.2 图示法342.6.3 溢出352.6.4 减法规则352.6.5 二进制补码与无符号二进制数36*2.7 二进制反码的加法和减法37*2.8 二进制乘法38*2.9 二进制除法39*2.10 十进制数的二进制编码402.11 格雷码42*2.12 字符编码432.13 动作、条件和状态的编码45*2.14 n维体与距离46*2.15 检错码和纠错码472.15.1 检错码482.15.2 纠错码与多重检错码492.15.3 汉明码512.15.4 循环冗余校验码532.15.5 二维码532.15.6 校验和码552.15.7 n中取m码552.16 用于串行数据传输与存储的编码552.16.1 并行/串行数据55*2.16.2 串行线路编码56参考资料58训练题59练习题61第3章 开关代数和组合逻辑643.1 开关代数653.1.1 公理663.1.2 单变量定理673.1.3 二变量定理和三变量定理683.1.4 n变量定理693.1.5 对偶性713.1.6 逻辑函数的标准表示法723.2 组合电路分析743.3 组合电路的综合793.3.1 电路描述与设计803.3.2 电路处理823.3.3 组合电路最小化85*3.3.4 卡诺图86*3.4 时序冒险883.4.1 静态冒险883.4.2 利用卡诺图发现静态冒险893.4.3 动态冒险913.4.4 设计无冒险电路91参考资料92训练题93练习题 94第4章 数字设计实践974.1 文档标准974.1.1 方框图984.1.2 门的符号1004.1.3 信号名和有效电平1014.1.4 引脚的有效电平1024.1.5 常量逻辑信号103*4.1.6 “圈到圈”逻辑设计1044.1.7 HDL模型中的信号命名1064.1.8 绘制布局图1084.1.9 总线1104.1.10 附带的图示信息1114.2 电路时序1124.2.1 时序图1124.2.2 传输延迟1144.2.3 时序说明115*4.2.4 采样时序说明1164.2.5 时序分析工具1194.3 基于HDL的数字设计1204.3.1 HDL的历史1204.3.2 为什么用HDL1214.3.3 HDL的EDA工具组1214.3.4 基于HDL的设计流程123参考资料126训练题126练习题128第5章 Verilog硬件描述语言1295.1 Verilog模型和模块1305.2 逻辑系统、网格、变量和常量1345.3 向量和操作符1375.4 数组1405.5 逻辑操作符和表达式1425.6 编译器命令1435.7 结构化模型1445.8 数据流模型1485.9 行为化模型（过程代码）1495.9.1 always语句与程序块1495.9.2 过程语句1515.9.3 推理出的锁存器1515.9.4 赋值语句1515.9.5 begin-end程序块1535.9.6 if和if-else语句1545.9.7 case语句1555.9.8 循环语句1585.10 函数和任务1605.11 时间维度1635.12 模拟1645.13 测试平台1655.14 时序逻辑设计的Verilog特性1695.15 综合169参考资料170训练题171练习题171第6章 基本组合逻辑元件1736.1 只读存储器1756.1.1 ROM和真值表1756.1.2 用ROM实现任意组合逻辑函数1766.1.3 FPGA查询表178*6.2 组合型PLD1796.2.1 可编程逻辑阵列1796.2.2 可编程阵列逻辑器件1816.3 译码和选择183*6.3.1 一种更加数学化的译码器定义1846.3.2 二进制译码器1856.3.3 更大型的译码器1886.3.4 用Verilog实现的译码器1906.3.5 定制的译码器2006.3.6 七段译码器2046.3.7 二进制编码器2056.4 多路复用器2066.4.1 门级多路复用器电路2086.4.2 扩展多路复用器2126.4.3 多路复用器、多路分配器和总线2126.4.4 用Verilog实现多路复用器214参考资料217训练题218练习题219第7章 更多的组合构件2247.1 三态器件2247.1.1 三态缓冲器224*7.1.2 标准MSI三态缓冲器2267.1.3 用Verilog实现三态输出2297.1.4 用FPGA实现三态输出2307.2 优先编码器2327.2.1 级联优先编码器2337.2.2 用Verilog实现优先编码器2347.3 异或门和奇偶校验功能2387.3.1 异或门和异或非门2387.3.2 奇偶校验电路2407.3.3 奇偶校验的应用2407.3.4 用Verilog实现异或门和奇偶校验电路2437.4 比较器2477.4.1 比较器结构2477.4.2 迭代电路2487.4.3 迭代比较器电路2497.4.4 数值比较器2507.4.5 用HDL实现比较器2537.4.6 用Verilog实现比较器254
