【目录】
第1章数字逻辑基础 1.1数字逻辑的发展史 1.2SPICE仿真工具基础 1.2.1SPICE的能 1.2.2SPICE的分析流程 1.3开关系统 1.3.10和1的概念 1.3.2开关系统的优势 1.3.3晶体管作为开关 1.3.4半导体物理器件 1.3.5半导体逻辑电路 1.3.6逻辑电路符号 1.4半导体数字集成电路 1.4.1集成电路的发展 1.4.2集成电路构成 1.4.3集成电路的版图 1.5基本的逻辑门及其特性 1.5.1基本的逻辑门 1.5.2基本的逻辑门集成电路 1.5.3逻辑门电路的传输特性 1.5.4不同逻辑门之间的连接 1.6逻辑代数理论 1.6.1逻辑代数中的运算关系 1.6.2逻辑函数表达式 1.7逻辑表达式的化简 1.7.1使用运算律化简逻辑表达式 1.7.2使用卡诺图化简逻辑表达式 1.7.3不能的化简 1.7.4输入变量的卡诺图表示 1.8毛刺的产生及消除 1.9数字码制的表示和转换 1.9.1数字码制表示 1.9.2数字码制之间的转换 第2章数字逻辑电路 2.1组合逻辑电路 2.1.1编码器 2.1.2译码器 2.1.3码转换器 2.1.4多路选择器 2.1.5数字比较器 2.1.6加法器 2.1.7减法器 2.1.8加法器/减法器 2.1.9乘法器 2.2时序逻辑电路 2.2.1时序逻辑电路的类型 2.2.2时序逻辑电路的特点 2.2.3基本SR锁存器 2.2.4同步SR锁存器 2.2.5D锁存器 2.2.6D触发器 2.2.7其他触发器 2.2.8普通寄存器 2.2.9移位寄存器 2.3存储器 2.3.1存储器的分类 2.3.2存储器的工作原理 2.3.3易失性存储器 2.3.4非易失性存储器 2.4有限自动状态机 2.4.1有限自动状态机原理 2.4.2状态图的表示及实现 2.4.3三位计数器设计与实现 第3章可编程逻辑器件原理 3.1可编程逻辑器件的发展历史 3.2可编程逻辑器件的典型工艺 3.3简单可编程逻辑器件的结构 3.3.1PROM的内部结构 3.3.2PAL的内部结构 3.3.3PLA的内部结构 3.4复杂可编程逻辑器件的结构 3.4.1逻辑阵列块 3.4.2宏单元 3.4.3扩展器乘积项 3.4.4可编程互联阵列 3.4.5I/O控制块 3.5现场可编程门阵列的结构 3.5.1查找表结构原理 3.5.2MAX 10系列的器件的特性 3.5.3逻辑阵列模块 3.5.4嵌入式存储器 3.5.5嵌入式乘法器 3.5.6时钟和相位锁相环 3.5.7通用I/O 3.5.8高速LVDS I/O 3.5.9外部存储器接口 3.5.10模数转换器 3.5.11配置方案 3.5.12用户闪存 3.5.13电源管理 第4章Quartus Prime Standard集成开发环境的原理图设计流程 4.1Quartus Prime Standard集成开发环境的概述 4.2Quartus Prime Standard集成开发环境的和安装 4.3获取Quartus Prime Standard集成开发环境的许可文件 4.4设计原理 4.5建立新的设计工程 4.6添加原理图设计文件 4.7添加引脚约束文件 4.8生成编程文件并设计 第5章Quartus Prime集成开发环境的HDL设计流程 5.1Quartus Prime集成开发环境的设计流程 5.2设计原理 5.3建立新的设计工程 5.4创建Verilog HDL设计文件 5.5分析和综合 5.5.1执行分析和综合过程 5.5.2查看分析和综合报告 5.5.3查看分析和综合的网表结构 5.6行为仿真 5.6.1使用波形文件生成测试向量 5.6.2使用Verilog HDL生成测试向量 5.7添加约束条件 5.8设计的适配 5.8.1启动设计的适配过程 5.8.2查看适配后的报告 5.8.3查看适配后的网表结构 5.9时序分析 5.10设计的装配 5.11设计的 5.12编程器件内的存储器 第6章Verilog HDL规范 6.1Verilog HDL的发展 6.2Verilog HDL的程序结构 6.2.1模块的声明 6.2.2模块中端口的定义 6.2.3能的定义 6.3Verilog HDL的描述方式 6.3.1行为级描述 6.3.2数据流描述 6.3.3结构级描述 6.3.4开关级描述 6.4Verilog HDL的要素 6.4.1注释 6.4.2间隔符 6.4.3标识符 6.4.4关键字 6.4.5系统任务和函数 6.4.6编译器指令 6.4.7运算符 6.4.8数字 6.4.9字符串 6.4.10属性 6.5Verilog HDL数据类型 6.5.1值的集合 6.5.2网络和变量 6.5.3向量 6.5.4强度 6.5.5隐含声明 6.5.6网络类型 6.5.7寄存器类型 6.5.8整型、实数型、时间型和实时时间型变量的声明 6.5.9数组 6.5.10参数 6.5.11Verilog HDL中的名字空间 6.6Verilog HDL中的表达式 6.6.1作符 6.6.2作数 6.6.3延迟表达式 6.6.4表达式的位宽 6.6.5有符号表达式 6.6.6分配和截断 6.7Verilog HDL中的分配 6.7.1连续分配 6.7.2过程分配 6.8Verilog HDL的门级和开关级描述 6.8.1门和开关声明 6.8.2逻辑门 6.8.3输出门 6.8.4三态门 6.8.5MOS开关 6.8.6双向传输开关 6.8.7CMOS开关 6.8.8pull门 6.9Verilog HDL用户自定义原语 6.9.1UDP的定义 6.9.2组合逻辑电路的UDP 6.9.3触发的时序UDP 6.9.4边沿触发的时序UDP 6.9.5边沿和触发的混合行为 6.10Verilog HDL行为级描述语句 6.10.1过程语句 6.10.2过程连续分配 6.10.3条件语句 6.10.4case语句 6.10.5循环语句 6.10.6过程时序控制 6.10.7语句块 ⅩⅩ6.10.8结构化的过程 6.11Verilog HDL中的任务和函数 6.11.1任务和函数的区别 6.11.2定义和使能任务 6.11.3禁止命名的块和任务 6.11.4函数的声明与调用 6.12Verilog HDL层次化结构 6.12.1模块和模块例化 6.12.2覆盖模块参数值 6.12.3端口 6.12.4生成结构 6.12.5层次化的名字 6.12.6向上名字引用 6.12.7范围规则 6.13Verilog HDL设计配置 6.13.1配置格式 6.13.2库 6.13.3配置例子 6.14Verilog HDL块 6.14.1路径的声明 6.14.2为路径分配延迟 6.14.3混合模块路径延迟和分布式延迟 6.14.4驱动布线逻辑 6.14.5脉冲过滤行为的控制 6.15Verilog HDL时序检查 6.15.1使用一个稳定窗口检查时序 6.15.2时钟和控制信号的时序检查 6.15.3边沿控制标识符 6.15.4提示符：用户定义对时序冲突的响应 6.15.5使能带有条件的时序检查 6.15.6时序检查中的矢量信号 6.15.7负时序检查 6.16Verilog HDL SDF逆向注解 6.16.1SDF注解器 6.16.2映射SDF结构到Verilog 6.16.3多个注解 6.16.4多个SDF文件 6.16.5脉冲限制注解 6.16.6SDF到Verilog延迟值映射 6.17Verilog HDL系统任务和函数 6.17.1显示任务 6.17.2文件I/O任务和函数 6.17.3时间标度任务 6.17.4仿真控制任务 6.17.5随机分析任务 6.17.6仿真时间函数 6.17.7转换函数 6.17.8概率分布函数 6.17.9命令行输入 6.17.10数学函数 6.18Verilog HDL的VCD文件 6.18.1Vivado创建四态VCD文件 6.18.2Verilog源创建四态VCD文件 6.18.3四态VCD文件格式 6.19Verilog HDL编译器指令 6.19.1`celldefine和`endcelldefine 6.19.2`default_nettype 6.19.3`define和`undef 6.19.4`ifdef、`else、`elsif、`endif、`ifndef 6.19.5`include 6.19.6`resetall 6.19.7`line 6.19.8 `timescale 6.19.9`unconnected_drive和`nounconnected_drive 6.19.10`pragma 6.19.11`begin_keywords和`end_keyword 6.20Verilog HDL（IEEE 1364—2005）关键字列表 第7章基本数字逻辑单元的Verilog HDL描述 7.1组合逻辑电路的Verilog HDL描述 7.1.1逻辑门的Verilog HDL描述 7.1.2编码器的Verilog HDL描述 7.1.3译码器的Verilog HDL描述 7.1.4多路选择器的Verilog HDL描述 7.1.5数字比较器的Verilog HDL描述 7.1.6总线缓冲器的Verilog HDL描述 7.2数据运算作的Verilog HDL描述 7.2.1加法作的Verilog HDL描述 7.2.2减法作的Verilog HDL描述 7.2.3乘法作的Verilog HDL描述 7.2.4除法作的Verilog HDL描述 7.2.5算术逻辑单元的Verilog HDL描述 7.3时序逻辑电路的Verilog HDL描述 7.3.1触发器和锁存器的Verilog HDL描述 7.3.2计数器的Verilog HDL描述 7.3.3移位寄存器的Verilog HDL描述 7.3.4脉冲宽度调制的Verilog HDL描述 7.4存储器的Verilog HDL描述 7.4.1ROM的Verilog HDL描述 7.4.2RAM的Verilog HDL描述 7.5有限自动状态机的Verilog HDL描述 7.5.1FSM的设计原理 7.5.2FSM的应用-序列检测器的实现 7.5.3FSM的应用-交通灯的实现 7.6算法状态机的Verilog HDL描述 7.6.1算法状态机的原理 7.6.2ASM到Verilog HDL的转换 第8章复杂数字系统的设计与实现 8.1设计所用外设的原理 8.1.1LED的驱动原理 8.1.2开关的驱动原理 8.1.3按键的驱动原理 8.1.4七段数码管的驱动原理 8.1.5VGA显示器的原理 8.2系统中各个模能 8.3创建新的设计工程 8.4Verilog HDL复杂数字系统的设计流程 8.4.1创建分频管驱动模块1（divclk1.v） 8.4.2创建分频时钟模块2（divclk2.v) 8.4.3创建分频时钟模块3（divclk3.v） 8.4.4创建呼吸流水灯模块（pwm_led.v） 8.4.5创建七段数码管驱动模块（seg7display.v) 8.4.6创建VGA显示驱动模块 8.4.7创建顶层模块（top.v） 8.5添加引脚约束条件 8.6设计的处理与 第9章处理器核的原理、设计阶 9.1简单处理器核的设计原理 9.2简单处理器核的设计与实现 9.2.1处理器核的设计 9
